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- [OrCAD 16.6] 1. 프로젝트/설계/라이브러리/VHDL/Verilog 파일 추가하기 한 프로젝트에 속하는 모든 회로도면과 라이브러리 부품들을 설계(Design)라고 말하며 하나의 파일로 저장된다. 설계는 프로젝트 관리자(Projcet Manager)에 의해 관리되고, 프로젝트는 하나의 설계와 라이브러리, VHDL파일, Verilog파일, 그리고 설계와 관련된 출력 파일
- orcad==> pads 펌 ORCAD 회로 그릴때 Net에 주의 하셔서 회로도를 잘 작성합니다. 2. DRC(Design Rule Check) Check하셔서 No Error 이어야 합니다. 3.
- ORCAD CAPTURE에서 수정된 NET에 대한 PADS에서의 반영 ORCAD CAPTURE에서 수정된 NET에 대한 PADS에서의 반영(기존 PADS에서 PCB 파일의 부품 배치 및 패턴을 최대한 그대로 유지 하기 위한 방안)- 회로에서 특정 NET을
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